前沿拓展：

芯片要達(dá)成所需功能，從設(shè)計(jì)、制造到封裝的每一步都很關(guān)鍵。隨著集成電路尺寸不斷微縮，晶體管的時(shí)序窗口不斷縮小。先進(jìn)工藝邏輯集成電路制造中，工藝波動(dòng)對(duì)晶體管工作時(shí)序窗口造成的影響越來越大，因此芯片在設(shè)計(jì)時(shí)就必須要考慮芯片的可制造性。

設(shè)計(jì)完成的版圖進(jìn)人工廠首先要進(jìn)行檢查，查找會(huì)對(duì)生產(chǎn)帶來困難或者根本不可能制造出來的圖形，并進(jìn)行合理調(diào)整。進(jìn)入制造階段，對(duì)成熟成套工藝來說，芯片的良率會(huì)很快上升，甚至可能一次流片良率就能達(dá)標(biāo)。但對(duì)處于開發(fā)階段的工藝來說，良率上升會(huì)是一個(gè)漫長(zhǎng)的過程，時(shí)間跨度可能達(dá)數(shù)個(gè)季度，甚至更久。下面介紹邏輯集成電路制造中良率的概念，以及良率提高的過程， 并討論plasma設(shè)備等離子體蝕刻工藝對(duì)良率提升的關(guān)鍵作用。

半導(dǎo)體生產(chǎn)制造的每個(gè)環(huán)節(jié)，都有可能引起產(chǎn)品的失效。在制造廠從晶圓下線到制造完成，一般會(huì)經(jīng)歷幾百道工藝，制造廠關(guān)心的是在一片晶圓上有多少個(gè)晶粒符合出貨要求，良率就是量化這個(gè)能力的指標(biāo)。例如一片晶圓上有1000個(gè)晶粒，有900個(gè)晶粒通過了電學(xué)性能測(cè)試，那么這片晶圓的良率就是90%。同一個(gè)批次(lot)中的25片晶圓，由于位置、順序等細(xì)微的區(qū)別，良率也會(huì)不一樣，但一般不會(huì)有大的差異。

良率也會(huì)隨著生產(chǎn)線上機(jī)臺(tái)參數(shù)隨時(shí)間的漂移而產(chǎn)生波動(dòng)，有時(shí)一個(gè)大的偏差(variation)或異常(excursion)會(huì)導(dǎo)致良率驟降。長(zhǎng)期穩(wěn)定在高水平的良率是一條生產(chǎn)線成熟的標(biāo)志。

對(duì)于工藝引起的器件失效，按照失效特征可以分為參數(shù)性(parametric）和功能性(functional)失效。參數(shù)性失效指器件電參數(shù)不優(yōu)化而達(dá)不到設(shè)計(jì)要求，例如額定工作電壓下芯片工作頻率過低，靜態(tài)時(shí)功耗超出額定范圍等，習(xí)慣上稱之為軟失效(soft fail)，功能性失效指器件功能喪失，某些電學(xué)參數(shù)根本無法測(cè)出，如存儲(chǔ)器讀寫失敗，邏輯電路的運(yùn)算結(jié)果錯(cuò)誤等，習(xí)慣上稱之為硬失效(hard fail）。參數(shù)性失效主要跟器件的各項(xiàng)物理參數(shù)有關(guān)，例如柵極尺寸，有源區(qū)尺寸，有源區(qū)摻雜濃度等。

蝕刻是定義器件尺寸、厚度、形貌的關(guān)鍵工藝，對(duì)參數(shù)性失效影響很大，例如由于機(jī)臺(tái)維護(hù)不當(dāng)而導(dǎo)致柵極尺寸出現(xiàn)大的偏差，就會(huì)產(chǎn)生良率損失，功能性失效往往是由晶圓上的缺陷引起，缺陷包括晶圓上的物理性異物、化學(xué)性污染、圖形缺陷、晶格缺陷等。Plasma設(shè)備等離子體蝕刻作為半導(dǎo)體制造中的關(guān)鍵工藝對(duì)功能性失效也有很大影響，例如反應(yīng)腔室掉落顆粒物在晶圓表面導(dǎo)致蝕刻被阻擋，蝕刻時(shí)間不夠?qū)е峦着c下層金屬斷路等。

從這里可以看出，邏輯集成電路良率提升基本可以分為兩部分，一部分是器件部門通過實(shí)驗(yàn)選擇合理的器件參數(shù)，另一部分是工藝部門優(yōu)化解決整個(gè)流程上各種缺陷，而工藝整合部門將上面兩部分的工作整合在一起而達(dá)到目標(biāo)。

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