邏輯板故障維修圖解(邏輯板故障現象與修理)

發布日期：2023-03-29 11:00:03 瀏覽：

前沿拓展：

緊迫的時間表有時會讓工程師忽略除了 VIN、 VOUT和負載要求等以外的其他關鍵細節，將PCB應用的電源設計放在事后再添加。遺憾的是，后續生產PCB時，之前忽略的這些細節會成為難以診斷的問題。例如，在經過漫長的調試過程后，設計人員發現電路會隨機出現故障，比如，因為開關噪聲，導致隨機故障的來源則很難追查。

《應用電路板的多軌電源設計》專題分兩部分討論——

第一部分主要介紹在設計多軌電源時可能會忽略的一些問題，著重介紹策略和拓撲；第二部分重點討論功率預算和電路板布局的細節，以及一些設計技巧。

許多應用電路板都使用電源來偏置多個邏輯電平，本專題文章將探討多電源電路板解決方案，旨在實現首次即正確的設計拓撲或策略。

第一部分：策略和拓撲

對于特定的電源設計，可能有多種可行的解決方案。在下面的示例中，我們將介紹多種選擇，例如單芯片電源與多電壓軌集成電路(IC)。我們將評估成本和性能取舍。探討低壓差(LDO)穩壓器與開關穩壓器（一般稱為降壓或升壓穩壓器）之間的權衡考量。還將介紹混合方法（即LDO穩壓器和降壓穩壓器的混合與匹配），包括電壓輸入至輸出控制(VIOC)穩壓器解決方案。

在本部分中，我們將分析開關噪聲，以及在開關電源設計無法充分濾波時，PCB電路會受哪些影響。從總體設計角度來看，還需考慮成本、性能、實施和效率等因素。

例如，如何根據給定的一個或多個電源實現多電源拓撲優化設計？我們將藉此深入探討設計、IC接口技術、電壓閾值電平，以及哪類穩壓器噪聲會影響電路。我們將分析一些基本邏輯電平，例如5 V、3.3 V、2.5 V和1.8 V晶體管-晶體管邏輯(TTL)、互補金屬氧化物半導體(CMOS)，及其各自的閾值要求。

本部分還會提及正發射極耦合邏輯(PECL)、低壓PECL(LVPECL)和電流模式邏輯(CML)等先進邏輯，但不會詳細介紹。這些都是超高速接口，對于它們來說，低噪聲電平非常重要。設計人員需要知道如何避免信號擺幅引起的這些問題。

在電源設計中，成本和性能要求并存，所以設計人員必須仔細考慮邏輯電平和對干凈電源的要求。在公差和噪聲方面，通過設計實現可靠性并提供適當裕量，也可以避免生產問題。

設計人員需要了解與電源設計相關的權衡考量：哪些可實現？哪些可接受？如果設計達不到要求的性能，那么設計人員必須重新審視選項和成本，以滿足規格要求。例如，多軌器件（例如 ADP5054）可以在保持成本高效的同時提供所需的性能優勢。

# 典型設計示例

我們先來舉個設計示例。圖1顯示將12 V和3.3 V輸入電源作為主電源的電路板框圖。主電源必須降壓，以便針對PCB應用產生5 V、2.5 V、1.8 V，甚至3.3 V電壓。如果外部3.3 V電源能夠提供足夠的電源和低噪聲，那么可以直接使用3.3 V輸入電軌，無需額外調節，以免產生額外成本。如果不能，則可以使用12 V輸入電軌，通過降壓至PCB應用所需的3.3 V來滿足電源要求。

圖1.需要多軌電源解決方案的應用電路板概覽

# 邏輯接口概述

PCB一般使用多個電源。IC可能僅使用5 V電源；或者，它可能要求多個電源，輸入/輸入接口使用5 V和3.3 V，內部邏輯使用2.5 V，低功耗休眠方式使用1.8 V。低功耗模式可能始終開啟，用于定時器功能、管理等邏輯，或用于中斷時啟用喚醒模式，或者用于IRQ引腳，以啟用IC功能并為其供電，也就是5 V、3.3 V和2.5 V電源。這些或其中部分邏輯接口通常都在IC內部。

圖2顯示了標準邏輯接口電平，包括各種TTL和CMOS閾值邏輯電平，以及它們可接受的輸入和輸出電壓邏輯定義。在部分中，我們將討論何時將輸入邏輯驅動至低電平（用輸入電壓低 (VIL)表示），何時驅動至高電平（用輸入邏輯電平高 VIH表示）。我們將重點分析VIL，即圖2中標記為“Avoid”的閾值不確定區域。

圖2.標準邏輯接口電平

在所有情況下，必須考慮±10%的電源公差。圖3顯示了高速差分信號。本文將著重探討圖2所示的標準邏輯電平。

圖3.高速差分邏輯接口電平

# 開關噪聲

未經過充分濾波時，開關穩壓器降壓或升壓電源設計可能產生幾十毫伏至幾百毫伏的開關噪聲，尖峰可能達到400 mV至600 mV。所以，了解開關噪聲是否會給使用的邏輯電平和接口造成問題非常重要。

# 安全裕度

為確保提供合適的安全裕度，實現可靠的PSU，一條設計經驗法則是采用最糟糕情況下的–10%公差。例如，對于5 V TTL，0.8 V的VIL變成0.72 V，對于1.8 V CMOS，0.63 V的VIL變成0.57 V，閾值電壓(VTH)也相應降低（5 V TTL VTH = 1.35 V，1.8 V CMOS VTH = 0.81 V）。開關噪聲(VNS)可能為幾十毫伏到幾百毫伏。此外，邏輯電路本身也會產生信號噪聲(VN)，即干擾噪聲。總噪聲電壓(VTN = VN + VNS)可能在100 mV至800 mV之間。將VTN添加至標稱信號中，以生成總信號電壓(VTSIG)：實際的總信號(VTSIG = VTSIG + VTN)會影響閾值電壓(VTH)，進一步擴大了avoid區域。VTH區域內的信號電平是不確定的，在該區域內，邏輯電路可以任意隨機翻轉；例如，在最糟糕的情形下，會錯誤觸發邏輯1，而不是邏輯0。

# 多軌PSU注意事項和提示

通過了解接口輸入和IC內部邏輯的閾值電平，我們現在知道哪些電平會觸發正確的邏輯電平，哪些會（意外）觸發錯誤的邏輯電平。問題在于：要滿足這些閾值，電源的噪聲性能需要達到什么水平？低壓差線性穩壓器噪聲很低，但在高壓降比下卻并不一定高效。開關穩壓器可以有效降壓，但會產生一些噪聲。高效低噪的電源系統應包含這兩種電源的組合。本文著重介紹各種組合，包括在開關穩壓器后接LDO穩壓器的混合方法。

# （在需要時）最大化效率和最小化噪聲的方法

從圖1所示的設計示例可以看出，為了充分提高5 V穩壓的效率并盡可能降低開關噪聲，需要分接12 V電路并使用降壓穩壓器，例如 ADP2386。從標準邏輯接口電平來看，5 V TTL VIL 和 5 V CMOS VIL 分別是0.8 V和1.5 V，僅使用開關穩壓器時，也具備適當的裕度。對于這些電軌，通過使用降壓拓撲可實現效率較大化，而開關噪聲則低于采用5 V（TTL和CMOS）技術時的 VIL。通過使用降壓穩壓器（例如圖4a所示的ADP2386配置），效率可以高達95%，如ADP2386的典型電路和效率曲線圖所示（見圖4b）。如果在此設計中使用噪聲較低的LDO穩壓器，從VIN到VOUT的7 V壓降會導致消耗大量內部功率，一般表現為產生熱量和損失效率。為了以少量額外成本實現可靠設計，在降壓穩壓器后接LDO穩壓器來產生5 V電壓也是一項額外優勢。

圖4.ADP2386的(a)典型電路和(b)效率曲線圖

2.5 V和1.8 V CMOS的 VIL 分別是0.7 V和0.63 V。遺憾的是，此邏輯電平的安全裕度尚不足以避免開關噪聲。要解決此問題，有兩種方案可選。第一種：如果圖1所示的外部3.3 V電源具備足夠功率且噪聲極低，則分接這個外部3.3 V電源，并使用線性穩壓器（LDO穩壓器），例如 ADP125 （圖5）或 ADP1740 來獲得2.5 V和1.8 V電源。注意，從3.3 V到1.8 V有1.5 V壓降。如果此壓降會導致問題，則可以使用混合方法。第二種：如果外部3.3 V電源的噪聲不低，或不能提供足夠功率，則分接12 V電源，通過降壓穩壓器后接LDO穩壓器來產生3.3 V、2.5 V和1.8 V電源；混合方法如圖6所示。

圖5.典型的ADP125應用

圖6.使用ADP2386和ADP1740組合的混合拓撲

加入LDO穩壓器會稍微增加成本和板面積以及少量散熱，但要實現安全裕度，有必要作出這些取舍。使用LDO穩壓器會小幅降低效率，但可以通過保持 VIN 至 VOUT 的少量壓降，使這種效率降幅達到低點：3.3 V至2.5 V，保持0.8 V，或3.3 V至1.8 V，保持1.5 V。可以使用帶VIOC功能的穩壓器盡可能提高效率和瞬變性能。VIOC可以調節上游開關穩壓器的輸出，從而在LDO穩壓器兩端保持合理的壓降。帶VIOC功能的穩壓器包括 LT3045、 LT3042 和 LT3070-1。

LT3070-1是一款5 A、低噪聲、可編程輸出、85 mV低壓差線性穩壓器。如果必須使用LDO穩壓器，則存在散熱問題，其中功耗= VDROP × I。例如，LT3070-1支持3 A，穩壓器兩端的功率降幅（或功耗）典型值為3 A × 85 mV = 255 mW。相比壓差為400 mV，輸出電流同樣為3 A，功耗為1.2 W的一些典型LDO穩壓器，LT3070-1的功耗僅為其五分之一。

或者，我們可以使用混合方法，以犧牲成本為代價來提高效率。圖6中效率和性能均得到優化，其中先使用降壓穩壓器(ADP2386)將電壓降至允許的最低電壓，盡量提高效率，后接一個LDO穩壓器(ADP1740)。

此練習提供一個通用設計示例，用于顯示一些拓撲和技術。但是，也不能忘記考慮其他因素，例如IMAX、成本、封裝、壓降等。也提供低噪聲降壓和升壓穩壓器選項，例如 Silent Switcher regulators，它具備極低的噪聲和低EMI。例如，從性能、封裝、尺寸和布局區域來看， LT8650S 和 LTC3310S 具有成本高效特性。

# 封裝、功率、成本、效率和性能取舍

量產PCB設計通常要求使用緊湊的多軌電源，以實現高功率、高效率、出色的性能和低噪聲。例如，ADP5054四通道降壓穩壓器為FPGA等應用提供高功率(17 A)單芯片多軌電源解決方案，如圖7所示。整個電源解決方案約41 mm × 20 mm大小。ADP5054本身的大小僅為7 mm × 7 mm，可以提供17 A總電流。要在緊湊空間內實現極高的功率電平，可以考慮使用ADI的 μModule regulators，例如 LTM4700，可以在15 mm × 22 mm的封裝大小內提供高達100 A電流。

圖7. 適合FPGA應用的ADP5054單芯片多軌電源解決方案

圖8. ADP5054原理圖

第二部分：布局技巧

電源設計可以分為三個階段：(A)設計策略和IC選擇，(b)原理圖設計、仿真和測試，以及(c)器件布局和布線。在(a)設計和(b)仿真階段投入時間可以證明設計概念的有效性，但真正測試時，需要將所有一切組合在一起，在測試臺上測試。在部分中，我們將直接跳到步驟(c)，因為目前已有大量資料介紹ADI的模擬和設計電源工具，都可免費下載，例如 LTpowerPlanner、LTpowerCad、 LTspice和 LTpowerPlay。

在電源設計中，精心的布局和布線對于能否實現出色設計至關重要，要為尺寸、精度、效率留出足夠空間，以避免在生產中出現問題。我們可以利用多年的測試經驗，以及布局工程師具備的專業知識，最終完成電路板生產。

# 精心的設計的效率

設計從圖紙上看起來可能毫無問題（也就是說，從原理圖角度），甚至在模擬期間也沒有任何問題，但真正的測試其實是在布局、PCB制造，以及通過載入電路實施原型制作應力測試之后。這部分使用真實的設計示例，介紹一些技巧來幫助避開陷阱。我們將介紹幾個重要概念，以幫助避開設計缺陷和其他陷阱，以免未來需要重新設計和/或重新制作PCB。圖9顯示在沒有進行細致測試和余量分析的情況下，在設計進入生產之后會如何造成成本急速上漲。

圖9. 生產的電路板出現問題時，成本可能急速上漲

# 功率預算

您需要注意在正常情況下按預期運行，但在全速模式或不穩定數據開始出現時（已排除噪聲和干擾之后）不能按預期運行的系統。

退出級聯階段時，要避免限流情況。圖10所示為一個典型的級聯應用：(A) 顯示由產生3.3 V電源，電流最大500 mA的ADP5304 降壓穩壓器(PSU1)構成的設計。為了提高效率，設計人員應分接3.3 V電軌，而不是5 V輸入電源。3.3 V輸出被進一步切斷，以為PSU2 (LT1965)供電，這款LDO穩壓器用于進一步將電壓降低至2.5 V，且按照板載2.5 V電路和IC的要求，將最大輸出電流限制在1.1 A。

圖10. 避開電力樹中的限流設計缺陷

這種系統存在一些很典型的隱藏問題。它在正常情況下能夠正常運行。但是，當系統初始化并開始全速運行時——例如，當微處理器和/或ADC開始高速采樣時——問題就出現了。由于沒有穩壓器能在輸出端生成高于輸入端的電壓，在圖10a中，用于為合并電路VOUT1 和VOUT2 供電的 VOUT1 最大功率(P = V × I) at is 3.3 V × 0.5 A = 1.65 W .最大功率(P = V × I)為3.3 V × 0.5 A = 1.65 W。得出此數值的前提是效率為100%，但是因為供電過程中會出現損耗，所以實際功率要低于該數值。假定2.5 V電源軌道的最大可用功率為2.75 W。如果電路試圖獲取這么多的功率，但這種要求得不到滿足，就會在PSU1開始限流時出現不規律行為。電流可能由于PSU1而開始限流，更糟的是，有些控制器因過流完全關斷。

如果圖10a是在成功排除故障后實施，則可能需要更高功率的控制器。最理想的情況是使用與引腳兼容、電流更高的器件進行替換；最糟糕的情況下，則需要完全重新設計和制造PCB。如果能在概念設計階段開始之前考慮功率預算，則可以避免潛在的項目計劃延遲（參見圖9）。

在考慮這一點的情況下，先創建真實的功率預算，然后選擇控制器。包括您所需的所有電源電軌：2.5 V、3.3 V、5 V等。包括所有會消耗每個電軌功率的上拉電阻、離散器件和IC。使用這些值反向工作，以如圖10b所示，估算您需要的電源。使用電力樹系統設計工具，例如LTpowerPlanner（圖11）來輕松創建支持所需的功率預算的電力樹。

圖11. LTpowerPlanner電源樹

# 布局和布線

正確的布局和布線可以避免因錯誤的走線寬度、錯誤的通孔、引腳（連接器）數量不足、錯誤的接觸點大小等導致軌道被燒毀，進而引發電流限制。下面章節介紹了一些值得注意的地方，也提供幾個PCB設計技巧。

連接器和引腳接頭

將圖10中所示的示例的總電流擴展至17 A，那么設計人員必須考慮引腳的電流處理接觸能力，如圖12所示。一般來說，引腳或接觸點的載流能力受幾個因素影響，例如引腳的大小（接觸面積）、金屬成分等。直徑為1.1 mm 1 的典型過孔凸式連接引腳的電流約為3 A。如果需要17 A，那么應確保您的設計具有足夠多的引腳，足以處理總體的載流容量。這可以通過增大每個導體（或觸點）的載流能力來輕松實現，并保留一些安全裕度，使其載流能力超過PCB電路的總電流消耗。在本例中，要實現17 A需要6個引腳（且具備1A余量）。V CC 和GND一共需要12個引腳。要減少觸點個數，可以考慮使用電源插座或更大的觸點。

圖12. 物理接觸和電流處理能力

布線

用可用的線上PCB工具來幫助確定布局的電流能力。一盎司電軌寬度為1.27 mm的銅質PCB的載流能力約為3 A，電軌寬度為3 mm 時，載流能力約為5 A。還要留出一些余量，所以20 A的電軌的寬度需要達到19 mm（約20 mm）（請注意，本例未考慮溫度升高帶來的影響）。從圖12可以看出，因為受PSU和系統電路的空間限制，無法實現20 mm電軌寬度。要解決這個問題，一個簡單的解決方案是使用多層PCB。將布線寬度降低到（例如）3 mm，并將這些布線復制到PCB中的所有層上，以確保（所有層中的）布線的總和能夠達到至少20 A的載流能力。

過孔和連接

圖13顯示一個過孔示例，該過孔正在連接控制器的PCB的多個電源層。如果您選擇1 A過孔，但需要2 A電流，那么電軌寬度必須能夠攜帶2 A的電流，且過孔連接也要能夠處理這個電流。圖13所示的示例至少需要兩個過孔（如果空間允許，最好是三個），用于將電流連接至電源層。這個問題經常被忽略，一般只使用一個過孔來進行連接。連接完成后，這個過孔會作為保險絲使用，它會熔斷，并斷開與相鄰層的電源連接。設計不良的過孔后期很難改善和解決，因為熔斷的過孔很難注意到，或者被其他器件遮住。

圖13. 過孔連接

請注意關于過孔和PCB電軌的下列參數：電軌寬度、過孔尺寸和電氣參數受幾個因素影響，例如PCB涂層、路由層、工作溫度等，這些因素最終會影響載流能力。以前的PCB設計技巧沒有考慮這些依賴關系，但是，設計人員在確定布局參數時，需要注意到這些。目前許多PCB電軌/過孔計算器都可在線使用。設計人員在完成原理圖設計后，最好向PCB制造商或布局工程師咨詢這些細節。

# 避免過熱

有許多因素會導致生熱，例如外殼、氣流等，但本節主要講述外露的焊盤。帶有外露焊盤的控制器，例如LTC3533、ADP5304、ADP2386、 ADP5054等，如果正確連接至電路板，其熱阻會更低。一般來說，如果控制器IC的功率MOSFET是置于裸片之中（即是整片式的），該IC的焊盤通常外露，以便散熱。如果轉換器IC使用外部功率MOSFET運行（為控制器IC），那么控制IC通常無需要使用外露焊盤，因為它的主要制熱源（功率MOSFET）本身就在IC外部。

通常，這些外露的焊盤必須焊接到PCB接地板上才有效。根據IC的不同，也有一些例外，有些控制器會指明，它們可以連接至隔離的焊盤PCB區域，以作為散熱器進行散熱。如果不確定，請參閱有關部件的數據表。

當您將外露的焊盤連接到PCB平面或隔離區域時，(a)確保將這些孔（許多排成陣列）連接到地平面以進行散熱（熱傳遞）。對于多層PCB接地層，建議利用過孔將焊盤下方所有層上的接地層連在一起。

請注意，關于外露焊盤的討論是與控制器相關。在其他IC中使用外露焊盤可能需要使用極為不同的處理方法。

結論與匯總

要設計低噪聲、不會因為電軌或過孔燒毀而影響系統電路的電源，從成本、效率、效率和PCB面積大小各方面來說都是一項挑戰。本文強調了一些設計人員可能會忽略的地方，例如使用功率預算分析來構建電力樹，以支持所有的后端負載。

原理圖和模擬只是設計的第一步，之后是謹慎的器件定位和路由技術。過孔、電軌和載流能力都必須符合要求，并接受評估。如果接口位置存在開關噪聲，或者開關噪聲到達IC的功率引腳，那么系統電路會失常，且難以隔離并排除故障。

拓展知識：