前沿拓展：

2022 年 IEEE VLSI 技術和電路研討會是首屈一指的國際會議，記錄了微納米集成電子學的步伐、進展和演變，計劃于 2022 年 6 月 12 日至 17日舉行。今年的研討會也恰逢固態晶體管發明 75 周年。

研討會的總體主題是“未來關鍵基礎設施的技術和電路”，整合了先進技術開發、創新電路設計以及它們所支持的應用，作為我們全球社會向智能連接設備、基礎設施和系統新時代過渡的一部分，這些設備、基礎設施和系統改變了人類相互交流的方式。

以下是一些針對這一主題的重點論文：

今年之前的兩個單獨的技術和電路專題討論會合并為一個專題討論會。以下是一些突出的論文，它們代表了技術和電路方面的共同進步：

超越 CMOS 機器學習

“用于語音識別并行數據處理的 HZO/Si FeFET 儲層計算新方案的實驗演示”——東京大學（論文 C25-1）

東京大學的研究人員提出了一種在并行數據處理器中使用鐵電門 MOSFET (FeFET) 進行存儲計算的新穎辦法，它用于語音識別。存儲計算是一種機器學習技術，它為邊緣 AI 應用程序提供高效的在線學習，因為它只包含一層讀書權重的訓練。他們證明了 FeFET 的極化動力學可以在內存操作中執行計算。基本機器學習任務，如短期記憶 (STM)和奇偶校驗 (PC) 任務已通過使用虛擬節點成功執行。

從單個 FeFET 的漏極電流的時間響應中提取。在這份報告的語音識別實驗中，它們達到了高于 95.9% 的準確率。

量子計算

“可擴展的 1.4μW 低溫CMOS SP4T 多路復用器，在 10mK下工作，實現高保真超導量子比特測量”——KU Leuven（論文 JCS1-2）

魯汶大學的研究人員報告了一種超低功耗低溫 CMOS單極四擲（SP4T）射頻多路復用器在10mK基溫下的電性能。他們首次使用多路復用器對超導量子比特進行基準測試，獲得了高于 35μs 的量子比特相干時間以及 99.93% 的平均單量子比特門保真度，超過了基于表面碼的量子糾錯所需的閾值。這項工作展示了超導量子比特在基礎溫度下與超低功耗低溫 CMOS 器件的可操作性，為先進的共集成方案鋪平了道路。

存內計算（1）

“基于 8 位 20.7 TOPS/W 多級單元 ReRAM 的計算引擎”——密歇根大學（論文 JFS4-1）

密歇根大學的研究人員與應用材料公司合作報告稱，具有多級單元電阻 RAM (ReRAM) 的內存模擬計算有望為機器學習和科學計算提供高密度和高效的計算。作者展示了一個 SoC 原型，該原型由四個基于 ReRAM 的獨立內存計算塊和一個 RISC-V 主機組成。使用128 MNIST數據集測得的原始和歸一化峰值效率分別為20.7和662 TOPS/W，報告的計算密度為8.4 TOPS/mm2，分類準確率為96.8%

存內計算（2）

“一個40nm 模擬輸入無 ADC 內存計算 RRAM 宏，其中子陣列之間具有脈寬調制”——佐治亞理工學院（論文 JFS4-2）

存內計算 (CIM) 已成為傳統數字實現的有吸引力的替代方案，適用于廣泛的乘法和累加 (MAC) 操作，適用于深度神經網絡 (DNN) 應用。佐治亞理工學院提出了一種基于 RRAM 的無 ADC 內存計算(CIM) 宏電路，該宏由 1T1R 位單元組成。大多數CIM 宏電路采用 ADC，由于量化和噪聲，ADC 會造成性能限制和精度損失。這項工作提出了一種無 ADC 存儲器方案，該方案使用模擬信號處理和直接數字化，可將傳感電路的面積開銷減少0.5 倍，并將吞吐量提高 6.9 倍。所提出的方案還實現了11.6 倍的能效提升和 4.3 倍的計算效率提升。

先進的 CMOS技術（1）

“Intel 4 CMOS 技術采用先進的 FinFET 晶體管，針對高密度和高性能計算進行了優化”——英特爾（論文 T1-1）

摩爾定律繼續快速發展：英特爾推出了一種新的先進CMOS FinFET 技術Intel 4，該技術通過提供 2 倍的高性能邏輯庫面積縮放和Intel 7 的等功率性能增益超過 20% 來擴展摩爾定律。高性能庫提供 50nm 柵極間距、30nm 鰭片間距和 30nm 最小金屬間距。

該節點為 N/PMOS 提供 8VT (4NVT + 4PVT)，范圍為 190mV/180mV，使設計人員能夠在功率和速度要求之間進行選擇。EUV 光刻技術廣泛用于簡化工藝流程并提高產量。互連堆棧具有 16 個金屬層，在關鍵的較低層具有增強的銅冶金，以提供改進的電遷移和更低的線路電阻。

先進的 CMOS技術（2）

“通過使用埋入式電源軌進行路由的晶圓兩側連接的可擴展 FinFET” – imec（論文 T1-2）

近年來，imec開發了埋入式電源軌（BPR）技術，將電源軌推到晶體管下方，具有降低IR壓降和增加布線密度的雙重好處，因為信號路由和電源路由不再有布線沖突。在這里，imec 報告了具有新穎路由方案的縮放 finFET，該方案可通過 BPR 從晶圓兩側進行電源連接。在通過優化的預清潔同時保持良好的接觸界面的單個金屬化步驟中執行通孔圖案化后的正面與 p/n S/D-epi 和 BPR 的接觸。

在晶圓翻轉、鍵合和極薄化之后，高度縮放的 323nm 深納米硅通孔 (nTSV) 著陸在 BPR 上，具有嚴格的覆蓋控制和不變的 BPR 電阻。通過將供電網絡移至背面，它提供了更少的動態和靜態 IR 壓降，該動態和靜態 IR 壓降是根據 2nm 設計規則為低功耗 64 位CPU 生成的片上功率熱圖預測的。P/NMOS表現出相似甚至更勝一籌，添加背面處理和額外退火后的 ION-IOFF 以提高 VT 恢復、遷移率和 BTI。

MRAM技術

“具有雙自旋扭矩磁隧道結的可靠亞納秒MRAM”——IBM（論文 T1-4）

自旋扭矩轉移磁阻隨機存取存儲器 (STT-MRAM) 技術已顯示出比閃存或 SRAM 的能量改進的地方，并且現在已進入量產階段。

然而，STT-MRAM 位單元器件的可靠性和速度仍然是需要改進的因素。在本文中，IBM 通過使用雙自旋扭矩磁隧道結 (DS-MTJ) 在兩個終端 STT-MRAM 器件中展示了亞納秒切換的兩種改進。通過 ≤250 ps 的寫入脈沖和在 -40°C 至 85°C 的溫度范圍內的緊密分布，可實現寫入操作中的更低的錯誤率。為了建立可靠性，在 1E10 次寫入周期后并沒有出現性能下降。將此雙端 DS-MTJ STT-MRAM 器件與最近發布的三端自旋軌道扭矩 (SOT) MRAM 器件進行比較，結果表明，開關電流密度降低了 10 倍，同類功耗降低了 3-10 倍。

DRAM技術

“垂直環溝道 (CAA) IGZO FET 小于 50nm CD、讀取電流高達 32.8μA/μm (Vth +1V)、表現良好的熱穩定性 120°C 、適用于低延遲、高密度2T0C 3D DRAM” – 華為（論文 T2-3）

華為首次報道了高性能DRAM的發展情況。他們展示了一個垂直環溝道 (CAA) IGZO FET，可按比例縮小到小于 50×50nm2 的有源面積。憑借優化的 IGZO 厚度 (~3nm) 和高 K電介質 (HfOx)，在通道長度為 55nm 和臨界值為50nm的 IGZO CAA FET 中，在 Vth +1V 時實現了 32.8μA/μm 的高電流密度和 92mV/dec 的亞閾值擺幅。溫度變化測試和從 -40°C 到 120°C 的正偏壓溫度應力 (PBTS) 也證明了良好的熱穩定性和可靠性。他們的研究結果表明，CAA IGZO FET 是未來超過 1α 節點的高密度、高性能 3D DRAM 的理想選擇。

PCM技術

“基于Ge2Sb2Te5的低復位電流密度(~3 MA/cm2)和低電阻漂移(~0.002在105oC)的超晶格相變存儲器的首次演示”-斯坦福大學(論文T4-1)

相變存儲器 (PCM) 為需要高密度存儲的各種應用提供可編程和非易失性存儲器。斯坦福大學展示了 PCM 存儲器結構的進展，他們在其中研究了降低復位電流密度 (Jreset)和電阻漂移系數 (v) 的超晶格 PCM (SL-PCM) 異質結構。然而，他們尚未與眾所周知的相變材料 Ge2Sb2Te5 (GST) 進行研究，超晶格界面和混合層的影響也仍然未知。在這里，首次使用基于 GST/Sb2Te3 的超晶格，它們在蘑菇形PCM 中同時實現 Jreset ≈ 3-4 MA/cm2 和7 個電阻狀態 (v ≈ 0.002)，底部電極直徑低至 110nm。即使在 106 次循環和高溫(105oC) 后，低 復位電流密度和電阻漂移系數也分別保持不變。他們還發現超晶格 PCM中的復位電流密度和電阻漂移系數都隨著超晶格接口數量的增加而減少。

圖像傳感器技術

“采用雙垂直傳輸門技術，用于高分辨率 CMOS 圖像傳感器的 0.6μm 小像素，全阱容量為 10000e-”——三星（論文 T8-4）

CMOS 像素競賽仍在繼續：三星使用雙垂直傳輸門 (D-VTG) 技術開發了使用 0.6μm 像素的 200Mp 圖像傳感器原型，全阱容量 (FWC) 為 10000e。D-VTG 的 FWC 比單垂直傳輸門 (S-VTG) 增加了 60%，并通過增加 TG 電壓的可控性來提高傳輸能力。它們還通過 VTG的間隙、深度和錐度斜率優化光電子傳輸。

有線和光學系統（1）

“面向無接收器系統的硅槽波導上的低電容超薄 InGaAs 膜光電探測器”——東京大學（論文 T15-4）

東京大學提出了一種由超薄 InGaAs 膜和硅槽波導組成的 Si/III-V 混合波導光電探測器，可實現低電容和高響應度，同時提高了高速數據中心和骨干鏈路的速度。硅槽波導中的強光約束增強了InGaAs膜中的光吸收。結果，他們成功地展示了 1A/W 的高響應度和 1.9fF 的足夠小的電容，以實現無接收器 (TIA-less) 系統。

有線和光學系統（2）

“用于 2μm 波長光電集成電路的IV 類波導光電探測器和調制器在 300mm硅基板上的首次單片集成”——新加坡大學（論文 T15-2）

隨著 1310 和 1550nm 單模光纖的發展接近理論極限，單一通路的 2μm 光譜窗口可解決通信容量緊縮問題。新加坡大學報告了第一次在 300 毫米硅襯底上單片集成IV類波導光電探測器 (PD) 和調制器，用于 2 μm波長應用，該應用具有硅 CMOS 與批量制造路線的兼容性。他們的波導 PD 和電吸收調制器 (EAM) 采用Ge0.92Sn0.08/Ge 多量子阱 (MQW) 作為有源層。他們利用 Ge 緩沖層作為 Ge-on-Si 波導和光柵耦合器，以便將光分別耦合到 EAM 和 PD 以進行直接調制和檢測。其波導 PD 中的擴展耦合路徑使具有相同吸收層的表面照明模式的光學響應度提高了 35 倍，在所有基于 GeSn 的 2μm PD 中具有最高的 525mA/W 響應度，具有 6GHz 的高 3dB 帶寬。此外，他們首次展示了 2μm 完全集成收發器的可行性，并在同一硅襯底上成功運行 PD 和EAM。

先進材料

“晶圓級雙輔助半自動干式轉移和高性能單層 CVD WS2 晶體管的制造”——臺積電（T1-5 論文）。

臺積電報告了一種晶體管技術，該技術采用了一種新型的晶圓級半自動干式轉移工藝，用于單層 (1L) CVD WS2，該工藝利用半金屬 Bi 和二維半導體 WS2之間的弱耦合界面開發。單層 2D 半導體已顯示出作為未來晶體管技術的最終尺寸溝道材料的巨大潛力，因為在原子級溝道厚度下保持良好的載流子遷移率以及在較短溝道長度 (LCH) 下更好的靜電控制（LCH< 10nm) 比體半導體。這種新的單層轉移方法在晶圓級進行了演示。此工藝中的 n-FET 在 VDS = 1V、接觸電阻 <0.73kΩ?μm 和 135nm 柵極長度時實現高達 250μA/μm 的高導通電流。

圖像傳感器技術

“具有氧化物基的全溝槽隔離的 2 層晶體管像素堆疊 CMOS 圖像傳感器，可實現大全阱容量和高量子效率”——索尼（論文 T1-3）

索尼展示了具有大全阱容量 (FWC) 和高量子效率 (QE) 的 2 層晶體管像素堆疊CMOS 圖像傳感器 (CIS) 的開發。光電二極管（PD）和像素晶體管通過三維順序集成工藝在不同的硅層上制造，以增加 PD 數量，并引入連接多個浮動擴散的局部連接，以提高轉換增益和隨機噪聲。首次使用氧化硅代替傳統的多晶硅作為全溝槽隔離（FTIs）的嵌入材料，以防止光被FTIs吸收，530nm波長的QE提高了19%。他們展示了具有 12000e-FWC 的 1.0μm 雙 PD CIS，以前只能通過更大的像素尺寸來實現。

機器學習

“一個 17-95.6 TOPS/W 深度學習推理加速器，具有每矢量縮放 4 位量化，適用于 5nm的變壓器，”——英偉達（論文 C2-1）

用于自然語言處理或機器視覺的專用機器學習處理器正在成為邊緣設備和數據中心的主力軍。英偉達的研究人員展示了他們最新的 5nm CMOS 深度學習加速器原型。在加速器中，高精度計算和高功耗之間存在基本聯系。另一方面，低準確率的計算往往會導致錯誤的分類和用戶的不滿。作者提出了一種新方法來應對這一挑戰，通過采用數據相關向量縮放來執行 4b的算術任務，精度損失僅為 0.7%，功率效率為 95.6 TOPS/W。

英偉達提出的深度學習推理加速器框圖，支持矢量縮放量化。

DRAM

“采用片上錯誤控制方案來增強 RAS 特性的 16GB 1024GB/s HBM3 DRAM ” - 三星（論文 C15-1）

三星展示了他們的第三代 10nm DRAM，其性能得到了改進，旨在提高系統可靠性、可用性和可維護性 (RAS)，以用于汽車、工業和數據中心應用。他們在“高帶寬存儲器-3” (HBM3) DRAM 中實現了這一目標，通過專注于改進糾錯，利用新的片上糾錯(ECC) 方案來糾正 16 位字錯誤和 2 個單比特同時出錯。在同一 DRAM 裸片上本地糾正每個錯誤，而不是訪問 DRAM 堆棧中的其他裸片，從而改善延遲并將引腳數據速率從上一代的 5Gb/s/pin 提高到 8.0Gb/s/pin 和總內存每個內存立方體的帶寬為 1024GB/s。這在 16GB DRAM 模塊中得到了證明。

三星 HBM3 芯片的 (a) core-die 和 (b) buffer-die 的顯微照片，(c) 用shmoo 測量的 tCK值。

SRAM

“基于Intel 4 CMOS 技術的高效能高帶寬 6T SRAM 設計”——英特爾（論文 C24-1）

來自英特爾的作者展示了采用英特爾的 4nm 級 CMOS 技術的節能 SRAM。面向高吞吐量應用的節能計算的驅動力為片上存儲器帶來了更高容量和帶寬的挑戰。傳統的 6T SRAM 滿足低面積要求，而 8T 位單元提供較低的動態功率，但兩者都不能滿足。本文介紹了一種優化的 6T SRAM 設計，其位單元面積為 0.03μm2，功耗與 8T 相似，動態功耗比傳統 6T 設計降低 5.6 倍。

SRAM內存

“在 7nm SoC 中使用順序訪問模式協同優化 SRAM 電路，實現 AR 應用的58%的內存耗能降低” – Meta（論文 C24-3）

AR 應用要求具有邊緣智能的傳感器具有超低功耗。在本文中，Meta Reality Labs 團隊描述了嵌入在原型肌電圖 (EMG) 腕帶中用于 AR 眼鏡手勢識別任務的 7nm SOC 中 SRAM 的低功耗設計。他們提出了特定的順序操作，而不是隨機訪問，用于針對傳感模式優化的存儲器設計，其中電路操作的數量被最小化以進行連續的存儲器讀取和寫入。與傳統內存設計基準相比，該設計的讀取功耗降低了 52%，寫入功耗降低了 58%。

系統級封裝電源管理

“具有封裝嵌入式電感器的全集成穩壓器，用于異構 3D-TSV 堆疊系統級封裝，具有 22nm CMOS 有源硅中介層，具有自調整、數控導通時間不連續導通模式 (DCM) 操作”——英特爾（論文） C22-1)

英特爾報告了其先進的系統級封裝 (SiP) 電源管理，在 22nm 有源硅中介層上提供了異構小芯片與 3D-TSV 堆疊系統級封裝 (SiP) 設計的集成。作者將電感器嵌入封裝基板中，與 3D-TSV 直接連接，以平鋪形式直接連接到中介層芯片上的完全集成穩壓器。單個瓦片的電源效率在 10mA – 300mA 范圍內保持平穩，通過在相鄰瓦片上選擇性組合穩壓器可實現高達1A 的功率效率。這為具有不同功率要求的各種計算、內存和通信小芯片提供了靈活且經濟高效的集成。

英特爾的 10 片完全集成 DCM 穩壓器測試設置，帶有各種基于 TSV 的電感器，用于功率/效率/面積權衡。

數字處理器的電源管理

“用于動態電壓縮放移動應用的具有高電流密度的 3nm GAAFET 模擬輔助數字 LDO”——三星（論文 C21-4）

具有許多處理內核的高級CMOS 節點中的移動 SoC 的計算需求正在增加，從而增加了電源管理的壓力。三星的作者展示了他們的模擬輔助數字 LDO 解決方案，采用 3nm 柵極環繞 FET (GAAFET) 技術，提供高電流密度功率傳輸。該設計具有主動電源噪聲消除和 CPU 內核的快速瞬態負載檢測功能。。該設計可在 <1mA 至 1.4A 負載范圍內實現精確調節，并且在 1ns 內實現 1A 動態負載的電源壓降僅為 38mV。

三星提出的用于移動 SoC應用的混合 LDO 結構。

有線收發器

“用于 200+Gb/s 串行鏈路的 4nm FinFET CMOS 中基于 72GS/s、8 位 DAC 的有線發送器”——IBM 研究院，美國（論文 C3-2）

IBM 報告了一種用于超高速串行電氣鏈路的發射器，可滿足數據中心不斷增加的網絡帶寬的需求。他們的方法基于具有72GS/s 操作和源串聯終止 (SST) 拓撲的 8 位 DAC。以前基于 SST 設計的研究沒有超過 56GBaud，而這項研究推到了 72GBaud。他們的 4nm FinFET CMOS IC 展示了 216Gb/s PAM8 和 212Gb/s QAM64 OFDM 操作，功耗為 288mW。

IBM 在(a) 144Gb/s PAM4 (b) 180Gb/s PAM6 和 (c) 216Gb/s PAM8 中使用 FFE8 測量的 72GS/s TX 眼圖

5G收發器（1）

“超緊湊型雙向 T/R 折疊式 25.8-39.2GHz 相控陣收發器前端，具有嵌入式 TX 功率檢測/自校準路徑，支持 64/256/512QAM 在 28/39GHz 頻段，用于 65nm CMOS 技術中的 5G” -清華大學（論文 C11-4）

清華大學的研究人員展示了一種面積高效的 5G 雙向發射器和接收器，可在 28-39GHz 的寬頻率范圍內兼容，以兼容全球采用的不同頻段。基于寬帶變壓器的發射器和接收器引入了快速切換、衰減和移相技術來實現寬帶波束成形。該作品支持 28-39GHz 的 64/256/512QAM，具有 19.2dB RX 增益和 >12.8dBm TX 功率。他們的面積比之前的工作減少了 25% 以上。

5G收發器（2）

“一種 39GHz CMOS 雙向 Doherty 相控陣波束形成器，使用 Shared-LUT DPD 和用于 5G 基站的元件間失配補償技術”——東京工業大學（論文 C11-2）

東京工業大學報告了一種基于相控陣波束形成器的 5G 收發器，該波束形成器采用Doherty 低噪聲功率放大器。他們研究了數字和模擬校正的改進，以提高單個天線上 TX 功率輸出的均勻性。他們提出的方法對每個天線使用共享數字校正以及單獨的相位和增益校正，將發射誤差矢量幅度 (EVM) 提高了 9.1%，將發射到接收的 EVM 提高了 11.8%。它們在64 QAM 調制下每秒最多顯示 3.5G 符號，并且該芯片還支持 21-Gb/s 單載波數據流。

東京工業大學的 39-GHz 雙向 Doherty 相控陣波束形成器，具有元件間失配補償。

成像和激光雷達

“1200x84像素30fps 64cc固態激光雷達RX，帶HV/LV晶體管混合有源抑制SPAD陣列和背景數字PT補償”——東芝（論文 C9-2）

最近，固態超大規模集成電路接收器和緊湊型發射器推動了激光雷達的尺寸和成本降低。東芝展示了一款基于 CMOS-SPAD 的激光雷達接收器，該接收器嵌入在手掌大小的 64cc 體積系統中。1200x84 傳感器嵌入了優化的有源抑制 SPAD 像素，具有深溝槽絕緣 (DTI)。一代高SPAD 的工作電壓會增加許多片外組件的成本：這項工作嵌入了片上數字背景低壓控制回路，以補償 SPAD 工藝和溫度溫度漂移，從而減少系統材料清單。LIDAR 系統將 CMOS接收器與微型掃描鏡、28 通道 ADC 和 FPGA 相結合，它在高達 90oC 的系統溫度下，在 30FPS 的 110kLux 明亮環境光下演示室外 3D 點云生成。

(a) 東芝手掌大小的概念驗證 LiDAR 及其框圖。(b) 25°C 和 (c) 90°C 時的 3D 點云數據，建議的 DSCC 關閉，和 (d) DSCC 打開。

成像和激光雷達

“用于在高環境光條件下進行遠程 3D 深度測量的混合間接 ToF圖像傳感器” – Toppan（論文 C5-2）

用于 3D 深度相機和激光雷達的高分辨率間接飛行時間 (ToF) 圖像傳感器通常會權衡距離范圍或精度。Toppan公司與 Brookman Technology公司 和靜岡大學的研究人員合作，提出了一種用于間接 ToF的新時序方案，打破了這種權衡，實現了長距離和高精度。該傳感器技術適用于包括戶外使用在內的廣泛應用，因此他們提出了一種干擾抑制技術，允許多個攝像頭同時在同一視場中工作。他們展示了 VGA 傳感器中的技術，可實現 30m 范圍的成像，同時在高達 100Lux 的環境光下保持 <15cm 的精度。

圖 5. Toppan 的混合 TOF：白天（100k lux）和晚上（< 1 lux）1-20 m 范圍內的室外深度圖。

模數轉換器

“在 4nm CMOS 中具有自舉采樣器和 AB 類緩沖器的 8 位 56GS/s 64x 時間交錯ADC”——IBM 研究院，瑞士（論文 C19-1）

瑞士 IBM Research 報告了采用先進 4nm CMOS 的 56GS/s ADC，分辨率為 8b。用于高速串行鏈路的基于ADC的現代接收機依賴于時間交織，以達到112Gb/s及以上的所需速度。這項工作將 64 個 ADC 通道與用于通道間偏移、增益和偏斜校正的模擬前景校準交錯。有一種新型的 AB 類輸入緩沖器和自舉跟蹤保持采樣器，它不需要高電源電壓，可在與 4nm 技術節點兼容的 0.8V 單一低電源電壓下運行，但仍保持 0.8V 峰峰值輸入擺幅。該設計在大于 27GHz 帶寬的 47fF/階躍能量效率下實現了符合最新技術水平的性能。

IBM 采用 4nm CMOS 技術制造的 56 GS/s 8 位異步 SAR ADC 的芯片顯微照片和布局細節。16x4 交錯式 ADC 在一階交錯器中使用了一種新型的bootstrapping技術和一個 AB 類跟隨器。

拓展知識：